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電子機器の感度はますます高くなり、これには機器の耐干渉能力もますます強くなることが求められているため、PCB設計もより困難になり、PCBの耐干渉能力をどのように高めるかは多くのエンジニアたちが注目する重点問題の一つとなっています。本文はPCB設計におけるノイズと電磁干渉を低減するいくつかの小さなコツを紹介します。
以下は長年の設計を経てまとめられた、PCB設計におけるノイズと電磁干渉を低減する24のコツです。
（1）低速チップを使用できれば高速ではなく、高速チップは肝心なところに使用できる。
（2）制御回路の上下方向のホッピング速度を下げるために、抵抗を直列にすることができる。
（3）できるだけリレーなどに何らかの形の減衰を提供する。
（4）システム要件を満たす周波数クロックを使用する。
（5）クロックジェネレータは、そのクロックを用いたデバイスにできるだけ近い。水晶発振器ハウジングは接地される。
（6）接地線でクロック領域を囲み、クロック線はできるだけ短くする。
（7）I/O駆動回路はできるだけプリント基板の端に近く、できるだけ早くプリント基板から離れるようにする。プリント基板に入る信号にフィルタをかけるには、高ノイズ領域からの信号
フィルタリングも加えながら、シリアル終端抵抗の方法で信号反射を低減しなければならない。
（8）MCD不要端は高接続、または接地、または出力端として定義し、集積回路上の当該電源接地の端はすべて接続し、宙に浮いてはならない。
（9）アイドル状態で使用されていないゲート入力端子は宙に浮いてはならず、アイドル状態で使用されていないキャリア正入力端子は接地され、負入力端子は出力端子に接続される。
（10）プリント基板は、高周波信号の外部への送信と結合を低減するために、90線配線を使用することなく、できるだけ45線を使用する。
（11）プリント基板は周波数と電流スイッチング特性によって区分され、ノイズ素子と非ノイズ素子はもう少し離れている。
（12）単板と二面板は単点接地電源と単点接地、電源線、アース線をできるだけ太くし、経済的に耐えられるなら多層板で電源を小さくし、接地の容生インダクタンス。
（13）クロック、バス、スライス信号はI／Oラインとコネクタから離れていること。
（14）アナログ電圧入力線、基準電圧端はデジタル回路信号線、特にクロックからできるだけ離れなければならない。
（15）A/D系デバイスに対して、デジタル部分とアナログ部分は統一しても交差しない。
（16）クロック線はI/O線に垂直で平行I/O線より干渉が小さく、クロック素子ピンはI/Oケーブルから離れている。
（17）素子ピンはできるだけ短く、デカップリング容量ピンはできるだけ短い。
（18）肝心な線はできるだけ太くし、両側に保護地をつける。高速線は短くてまっすぐです。
（19）ノイズに敏感な線は大電流、高速スイッチ線と平行ではない。
（20）水晶体の下及びノイズに敏感な素子の下は引き廻さない。
（21）弱信号回路、低周波回路の周囲に電流ループを形成しないこと。
（22）信号はいずれもループを形成しないでください。避けられない場合は、ループ領域をできるだけ小さくしてください。
（23）各集積回路に1つのデカップリング容量。各電解容量の端には小さな高周波バイパス容量が付加されている。
（24）電解容量を用いずに大容量のタンタル容量またはポリクール容量を回路充放電貯蔵容量とする。チューブキャパシタを使用する場合は、ハウジングを接地します。
